DESIGN TECHNIQUES OF ASSYNCHRONOUS DIGITAL CIRCUITS WITH TWO-WIRE DATA TRANSMITION

Research article
DOI:
https://doi.org/10.18454/IRJ.2016.46.290
Issue: № 4 (46), 2016
Published:
2016/04/18
PDF

Abstract

The article describes methods of designing of asynchronous digital circuits with two-wire signals that allow to include a sign of readiness in the transmitted data. Described solutions can eliminate the need to build a clock tree and reduce the chip area. Presented the comparison with the asynchronous design methods with bundled data. Showing some of the advantages and disadvantages of asynchronous circuits with two-wired and bundled data, and synchronous design methods.

Гусев С.В.

Кандидат технических наук, Национальный исследовательский университет «МИЭТ»

МЕТОДЫ ПРОЕКТИРОВАНИЯ АСИНХРОННЫХ ЦИФРОВЫХ СХЕМ С ДВУПРОВОДНЫМИ ДАННЫМИ

Аннотация

В статье рассмотрены методы проектирования асинхронных цифровых схем с двухпроводными сигналами, позволяющими включить признак готовности в передаваемые данные. Представленные методы позволяют исключить необходимость построения дерева синхросигналов и уменьшить площадь схемы. Приведено сравнение представленного метода с методом асинхронного проектирования со связанными данными. Показаны некоторые преимущества и недостатки асинхронных схем с двупроводными и связанными данными и синхронными методами проектирования.

Ключевые слова: Цифровые схемы, Асинхронные схемы, Связанные данные

 

Gusev S.V.

PhD in Engineering, National Research University «MIET»

DESIGN TECHNIQUES OF ASSYNCHRONOUS DIGITAL CIRCUITS WITH TWO-WIRE DATA TRANSMITION

Abstract

The article describes methods of designing of asynchronous digital circuits with two-wire signals that allow to include a sign of readiness in the transmitted data. Described solutions can eliminate the need to build a clock tree and reduce the chip area. Presented the comparison with the asynchronous design methods with bundled data. Showing some of the advantages and disadvantages of asynchronous circuits with two-wired and bundled data, and synchronous design methods.

Keywords: Digital circuits, Asynchronous circuits, Bundled data

В настоящее время с ростом степени интеграции и уменьшением минимальных технологических размеров технологии изготовления СБИС все чаще возникают проблемы, обусловленные синхронной организацией цифровых схем. Основные из них, это ресурсоемкость и трудность корректного распределения синхросигнала по ГБИС, физические эффекты, проявляющиеся в нано-метровых микросхемах, обусловленные увеличением времени задержек комбинационных цепей и ужесточившимися требованиями к параметрам аналоговых блоков (уровень шумов, джиттер, ИНЛ, ДНЛ и т.д.).

В асинхронных схемах синхросигналы заменены механизмом квитирования между соседними регистрами. При этом, для каждого регистра схемы необходимо реализовать дополнительные схемы управления. Они определяют, в каком состоянии находится текущая ступень, и осуществляют квитирование с соседними ступенями.  Регистр может принять и сохранить данные от своего предшественника, только если его последователь принял и сохранил данные ранее в нем содержавшиеся.

Таким образом, при передаче данных между элементами памяти асинхронным образом нет необходимости сохранять все данные, независимо от того были они обновлены или нет. Т.е. работают только те регистры, на входе которых имеются новые достоверные данные. Эта особенность позволяет существенно сократить потребление асинхронных схем.

Несмотря на кажущиеся очевидными преимущества протоколов с объединенными данными наиболее перспективными в настоящее время представляются варианты реализации схем с двухпроводными данными, так как помимо существенно сокращение потребления схемы, позволяет увеличить скорость работы, так как в этом случае быстродействие будет определятся средним критическим путем схемы.

В отличие от двухфазного и четырехфазных протоколов с объединенными данными, где присутствуют отдельные сигналы запроса, ответа и шина данных, в протоколах квитирования с двойными цепями данных сигнал запроса замешивается в информационные цепи, и являться отдельным для каждого бита передаваемых данных. Сигнал ответа при этом один для каждого этапа передачи данных.

Таким образом, если требуется просто передавать данные от регистра к регистру, то преобразование протокола с объединенными данными в протокол с двойными цепями данных не вызывает затруднений. При этом сигнал подтверждения для предыдущей ступени представляет собой объединенные через С-элемент сигналы подтверждения для каждого двухпроводного бита данных.    Т.е.  сигнал ответа не возникнет до тех пор, пока не получены все сигналы запроса, т.е. пока на шине не установятся все биты данных.

Ситуация меняется в том случае если требуется реализовать некоторые функции обработки данных.  Использование традиционных комбинационных схем, таких же, как в синхронных схемах, невозможно, так как это влечет за собой нарушение принципа данные/запрос, необходимой для реализации двухпроводного асинхронного протокола квитирования.

Кодировка каждого бита данных осуществляется в соответствии с таблицей 1.

Таблица 1 – Кодировка битов в двухпроводном протоколе квитирования

Состояние Цепь 0 Цепь 1
Нет данных ("E") 0 0
Данные есть "0" 0 1
Данные есть "1" 1 0
Запрещенное состояние 1 1

Состояние “00” означает отсутствие данных, т.е. отсутствие сигнала запроса по данному биту данных. Сигналы “01” и “10” логические 0 и 1 соответственно.  Допустим состояние проводников данного бита “00”. Изменение любого из проводников будет интерпретироваться в схеме как наличие сигнала запроса и бита данных (0 либо 1). Далее, дождавшись возникновения подобных состояний на всех остальных проводниках шины данных/запроса, схема выработает сигнал подтверждения, после чего все единичные проводники должны принять нулевое состояние, таким образом, шина вернется в состояние «нет данных», и сигнал подтверждения будет снят, ознаменовав тем самым завершение цикла передачи.

Рассмотрим варианты реализации схем обработки данных для шины запрос/данные на примере логического элемента “И”. Схема элемента может быть представлена как аппаратная реализация суммы минтермов функции.

После однозначного определения входного набора корректных данных, и отсечения всех остальных, нетрудно при помощи стандартного набора булевых функций “И”, “ИЛИ”, “НЕ” реализовать функции для обеих выходных цепей.

Аналогично можно реализовать и другие функции. Заметим, что элемент “НЕ” можно реализовать простой перестановкой двух проводников одного бита данных.

Представленный метод дает возможность синтезировать схемы для более сложных логических функций. При этом схемы для более сложных функций будут занимать пропорционально меньшую площадь.

Литература

  1. Sparso J. Principles of asynchronous circuit design - a systems perspective. / J. Sparso, S. Furber. – Boston: Kluwer Academic Publishers, 2001. - 337 p.
  2. Myers C.J. Asynchronous Circuit Design / C.J. Myers. – New York: John Wiley &. Sons, 2001. – 424 p.
  3. Hauck S. Asynchronous design methodologies: An overview. // Proceedings of the IEEE. – 1995. – Vol. 83. – N 1. – P. 69-93.

References

  1. Sparso J. Principles of asynchronous circuit design - a systems perspective. / J. Sparso, S. – Boston: Kluwer Academic Publishers, 2001. - 337 p.
  2. Myers C.J. Asynchronous Circuit Design / C.J. Myers. – New York: John Wiley &. Sons, 2001. – 424 p.
  3. Hauck S. Asynchronous design methodologies: An overview. // Proceedings of the IEEE. – 1995. – Vol. 83. – N 1. – P. 69-93.